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摘要：随着MOSFET器件尺寸持续缩小，短沟道效应也变得愈发显著。本文借助半导体工艺及器件仿真软件HSLab，以28nm节点的NMOSFET器件为例，计算其亚阈值区域摆幅与漏致势垒降低效应值，在尽量保证器件的其他基本性能良好的情况下，改变关键参数，降低器件的漏电性能。研究结果表明，28nm节点的MOSFET器件的漏电性能可以通过对多晶硅栅进行掺杂离子，并且在源漏注入阶段使用厚掩蔽层的同时进行高温退火来降低。

关键词：短沟道效应；亚阈值区域摆幅；漏致势垒降低效应值。

引言

MOSFET器件作为半导体器件的重要成员，在集成电路中应用非常广泛[1]。随着科技进步，芯片等电子元件趋向小型化，这促使MOSFET器件尺寸不断缩小。90nm节点前，按摩尔定律缩小MOSFET工艺尺寸相对轻松。90nm至28nm节点间，应力工程、高介电常数介质及金属栅工艺等，成为推动MOSFET尺寸缩小的关键技术。到28nm以下，短沟道效应突出，依靠平面工艺抑制漏电难度剧增。

短沟道效应（short channel effect）是指，随着沟道长度的缩减，源于源极和漏极的电场将会影响到电荷分布以及器件特性，如阈值电压控制和器件漏电流等。当源和漏耗尽区占据沟道长度中可观的一部分时，短沟道效应开始产生。

在短沟道器件中，亚阈漏端电流整体增加，并且随着漏电压VD的增大而显著增加。

因为漏电流的增大，在芯片应用时发热严重，对于芯片的性能的影响非常大，会成为制约芯片技术和精密电子器件继续发展的一个技术瓶颈。所以研究短沟道条件下低漏电性能的MOSFET器件是非常有必要的。

1研究理论和方法

1.1NMOSFET的基本结构和工艺制造

MOSFET的工作原理是通过对栅极施加电压来控制导电沟道的形成，持续加大电压，达到阈值时产生导电通道，电子通过导电通道在电极之间运动产生由电压控制的电流。结构相对简单，如图1所示。

NMOSFET的工艺制造流程粗略得可分为五个部分[2]：（1）制作P阱。P阱具有形成反型层沟道和调节阈值电压的作用。（2）制作栅极和氧化层。栅氧化层是器件的核心部分，也提供影响器件性能的主要参数。（3）制作氮化层。氮化层的主要功能在于提供保护作用。（4）源漏掺杂注入，是制作的核心过程，直接影响漏电流的大小。（5）制作金属电极，用来施加控制电压。

1.2NMOSFET的相关性能参量

1.2.1阈值电压（Vth）：研究一般认为，在诸多理想情况下的长沟道MOSFET器件中，阈值电压与源漏电压Vds）无关，而与衬底掺杂浓度、氧化层厚度、衬底表面取向、形成MOS栅所用的材料等有关[3]。

1.2.2 亚阈值区摆幅值：MOSFET的一级近似认为，只有栅源电压大于阈值电压的时候，才有漏极电流穿过MOSFET。相关的公式：

1.2.3 漏致势垒降低效应值：指在MOSFET器件中，由于沟道长度的减小和源漏电压的增大，导致阈值电压降低，源漏之间的势垒降低，在势垒完全消失之前就能满足准隧穿效应，导致漏电流很快增大[5]。而漏致势垒降低效应值是指源漏电压从低电压到高电压的变化引起的阈值电压的变化ΔVth。

1.2.4 漏电流（ID）：指在MOSFET器件处于截至状态时，源极和漏极间仍存在的微小电流，可能是由于截止状态下少数载流子的扩散引起的，也有可能是因为源极和漏极之间的隧穿效应引起的，从工艺角度考量，该情况通常并非所期望[6]。

1.3  NMOSFET其他相关参量

1.3.1 栅氧化层（gate oxide）：用于导电层之间的绝缘，且作为扩散及离子注入的掩蔽层[7]，其厚度计算公式为

1.4  NMOSFET减小漏电流的原理

引起漏电流的主要原因是因为在亚阈值区发生的少数载流子扩散引起的漏电流和因为势垒降低逐渐增强的隧穿效应，而这两种原因引起的漏电流大小又可以分别由亚阈值区摆幅值和漏致势垒降低效应值来反映，所以可以用二者作为评估漏电流大小的指标，减小漏电流，也就是减小亚阈值区摆幅值和漏致势垒降低效应值。

对于减小亚阈值摆幅值，因为仿真设计的前提条件是要求沟道长度，温度和电压都是固定的，所以采用减小衬底浓度，减小氧化层厚度，在源漏掺杂注入阶段采用高退火温度来实现减小亚阈值摆幅。因为氧化层的厚度直接影响到沟道长度，所以减小氧化层厚度不可能没有限度，那么减小亚阈值摆幅的主要手段就聚焦在使用高退火温度。这可以从缺陷的角度来解释。在半导体器件经过刻蚀和高能离子注入等步骤之后，因离子碰撞引起的半导体晶格断裂或损伤，会在半导体内部留下大量缺陷，而MOSFET的工艺仿真就涉及到大量的刻蚀和离子注入。缺陷的存在会降低载流子寿命，增大漏电流。此外，大部分的离子注入后并不位于替位位置。故可以在适当的时间下，通过使用较高温度的退火来改变半导体原子的位置，在晶体内部重新排列和致密化，使缺陷处的原子移动到缺陷内部或晶体边界，尽可能消除缺陷。但是温度过高可能会引入深能级缺陷，这些深能级缺陷又是很好的复合中心，导致载流子寿命急剧减少，漏电流迅速增大，故需选择合适的较高的退火温度来修复缺陷[8]。

而对于漏致势垒降低效应值，同样可以通过减小氧化层厚度来降低。另外，在栅极注入P型离子，例如硼离子，可以增强栅极对沟道的控制能力，改变沟道的电势分布，当漏极电压变化时，阻止漏极电场对沟道势垒的影响，同时P型离子会吸引一部分沟道中的电子，使得沟道电子数量减少，进而降低漏致势垒降低效应。

2结果与分析

2.1数据设置与工艺仿真

2.1.1设置低掺杂的衬底浓度

实验在设置衬底的掺杂浓度时，选取浓度为1E+8cm-3的硼离子进行注入（如图2所示），通过降低界面态密度（减少电子和空穴在界面处的散射，从而提高载流子的迁移率）、调整耗尽区宽度（减小电场的强度）来减小亚阈值区摆幅。

2.1.2栅极注入P型离子

一般来说，某个类型的MOSFET在栅极掺杂相对应的离子可以增加其导电性，而注入极性相反的离子，虽然可能影响其导电性，但是控制合适的剂量，可以对漏致势垒降低效应起到一个很好的抑制作用，这对于改善器件的漏电和性能作用非常明显。在 N 型 MOSFET 中注入硼离子，可以在漏区附近形成一个 P 型或 N 型的补偿区域，从而降低漏端电场对源区势垒的影响。我们向栅极注入浓度大约为1E+13cm-3的硼离子。

2.1.3氧化层厚度

氧化层厚度同时影响亚阈值区摆幅和漏致势垒降低效应，通常而言，越薄越能契合相关应用需求，但氧化层厚度又直接影响到沟道长度。氧化层厚度越薄，栅极电压对沟道的控制作用就越强。在亚阈值区，这意味着栅极电压的微小变化就能更有效地改变沟道中的载流子浓度，从而使漏极电流随栅极电压的变化更加敏感，亚阈值区摆幅也就越小。氧化层变薄，栅极与沟道之间的电场耦合增强，栅极能够更好地控制沟道中的电位分布，从而削弱漏端电场导致的源区势垒降低的程度，抑制漏致势垒降低效应，提高器件的稳定性和性能。结合参数计算，设置氧化层厚度为4.16纳米。

2.1.4高温退火

同栅极掺杂硼离子，源漏掺杂过程中选用合适的较高的退火温度是减小亚阈值区摆幅的主要手段。退火的特性与杂质类型和注入剂量有关。对于硼的注入，高的剂量需要更高的退火温度。对于磷，在较低剂量时退火特性类似于硼，然而当剂量大于1015cm-2时，退火温度降低至约600摄氏度[10]。相比较传统退火，快速热退火用于离子注入退火的一个关键优势在于，它能减少瞬时增强扩散（TED）。故退火方式选用快速热退火，退火时间为0.05分钟，退火温度为1200摄氏度。

2.2亚阈值区摆幅值和漏致势垒降低效应值

测量器件的亚阈值区摆幅值和漏致势垒降低效应值，为方便读取，测量当Vds=0.05V，Vbs=0V时的亚阈值区摆幅值，如图2。Vds从0.1V升高到1.05V所产生的阈值电压的降低值为漏致势垒降低效应值，如图3。

从图中可以读出亚阈值摆幅约为102mV/dec.漏致势垒降低效应值为52mv.对比目前市面上的MOSFET器件的漏电性能，两个数据大概都在100左右，这表明，经实验设计的MOSFET器件，其漏电流已处于极低水平。与普通MOSFET器件相比，在漏电性能方面展现出显著优势。

从结果上来看，实验设计的NMOSFET，采用低衬底掺杂浓度、薄氧化层厚度、栅极掺杂少量硼离子以及使用较高的退火温度的方法，有效降低了亚阈值区摆幅值和漏致势垒降低效应值，也就是有效减小了漏电流。其中对漏致势垒降低效应的优化效果尤为明显，如果不采用栅极掺杂的话，漏致势垒降低效应值的实验值大概在82mV左右，优化效能出现大幅下滑。

但是本方案仍有不足，在栅极掺杂硼离子会导致亚阈值区摆幅略微增强，但是掺杂微量硼离子对漏致势垒降低效应降低的收益远大。下一步的优化目标就是提出新方案继续优化亚阈值区摆幅。

3结论

本文通过理论分析漏电流的相关参数，工艺仿真模拟制造一个短沟道MOSFET器件，通过改变其关键参数来抑制其漏电流大小，测量其基本性能和漏电流大小，验证了该方法的可行性。

在相同的电压下，低漏电性能的MOSFET器件相比于普通的MOSFET器件漏电流更低，在运作时能源损耗更小，发热更小，性能也更为优秀。本研究分析漏电流参数，提出减小短沟道 MOSFET 漏电流方案，仿真制造 28 纳米沟道的 NMOS 管并测试其漏电性能。后续将对器件全面测试、改进，探索更多问题与优化。

参考文献

[1]张倩.基于文献计量的我国功率半导体器件研究状况分析[J].电子测量技术，2020，43（04）：29-33.

[2]Robert F.Pierret.《半导体器件基础》.黄如等译.[M]电子工业出版社，2004.

[3]赵勇.650V高压型超结结构MOSFET器件设计与性能研究[J].安徽师范大学学报（自然科学版），2024，47（01）：27-32.

[4]季启政，刘峻，杨铭，等.栅宽对AlGaN/GaN HEMTs亚阈值摆幅的影响[J].电子学报，2023，51（06）：1486-1492.

[5]张冰哲，辛艳辉.渐变沟道全耗尽SOI MOSFET漏致势垒降低效应研究[J].宝鸡文理学院学报（自然科学版），2024，44（02）：57-60+66.

[6]王伟，张腾飞，王绶玙.GaN基Micro-LED反向漏电流失效机理分析[J].发光学报，2024，45（09）：1539-1546.

[7]施敏 李明逵著.《半导体器件物理于工艺（第三版）》.王明湘 赵鹤鸣译.[M]苏州大学出版社，2014.4.

[8]余长敏，罗志永，刘宇.屏蔽栅沟槽MOSFET源-漏极间的漏电流优化[J].半导体技术，2023，48（12）：1092-1096.

基金项目：2024年度国家级大学生创新创业训练计划项目，低短沟道条件下低漏电性能的MOSFET的仿真设计，项目编号：202410186001。

作者简介：李明阳（2004.03-），男，汉族，河南省驻马店市人，本科，长春理工大学2022级电子科学与技术专业学生，研究方向光电薄膜与成像材料。

指导教师：刘艳阳（1990.09-），女，满族，吉林公主岭人，硕士，副教授，研究方向：光电薄膜与成像材料。